Одним из главных анонсов стал техпроцесс A13, который станет развитием A14 и выйдет в 2029 году. Как и в более ранних техпроцессах семейства 2 нм, в A13 сохраняются транзисторы типа GAA — компания делает ставку на постепенное масштабирование без резких технологических скачков, что снижает риски по срокам и выходу годных кристаллов. Новый техпроцесс обеспечит увеличение плотности транзисторов на 6% за счёт оптического уменьшения размеров при сохранении совместимости с существующими проектными нормами и электрическими параметрами. Это позволит клиентам получать выгоду от более высокой плотности транзисторов с минимальной перепроектировкой.
Параллельно компания расширяет линейку 2-нм решений новым узлом N2U. Он станет третьим поколением платформы N2 и обеспечит прирост производительности на 3–4% или снижение энергопотребления на 8–10% без перехода на полностью новую архитектуру. Это особенно важно для производителей потребительской электроники, где стоимость и повторное использование IP-блоков играют ключевую роль.
TSMC также переходит к разделённой стратегии разработки техпроцессов. Теперь компания будет выпускать новые узлы ежегодно для клиентских устройств, таких как смартфоны, и раз в два года — для ресурсоёмких задач, включая искусственный интеллект и высокопроизводительные вычисления. Такой подход отражает смещение рынка: если раньше основной доход приносили мобильные устройства, то теперь драйвером роста стали ИИ и дата-центры.
Для этих задач TSMC развивает отдельную линейку технологий, включая A16 и будущий A12. Они ориентированы на максимальную производительность и используют архитектуру с подачей питания с обратной стороны (Super Power Rail), что позволяет повысить эффективность и плотность транзисторов. Массовое производство A16 ожидается в 2027 году, а A12 станет следующим шагом в 2029-м.
TSMC также развивает решения по упаковке. Технология CoWoS (Chip-on-Wafer-on-Substrate) к 2028 году позволит объединять в одном чипе до десяти вычислительных кристаллов и до 20 стеков памяти HBM. Для 3D-интеграции компания готовит обновлённую версию SoIC (System on Integrated Chips): к 2029 году плотность межсоединений вырастет примерно в 1,8 раза, что обеспечит более плотное соединение кристаллов и ускорение обмена данными. Новинка будет совместима с техпроцессами уровня A14.
Интересно, что в техпроцессах A13 и A12 не планируется использовать литографы с высокой числовой апертурой (High-NA EUV) как минимум до 2029 года. Стоимость одного такого сканера от ASML может доходить до $350–380 млн. В отличие от Intel, которая делает ставку на эту технологию, TSMC предпочитает извлекать максимум из текущих EUV-решений, избегая высоких затрат на новое оборудование. В компании подчёркивают, что такая стратегия уже приносит результаты: инженеры продолжают находить способы масштабирования без перехода на более дорогие технологии.
